Implementasi Arbiter Physical Unclonable Function (APUF) Menggunakan Metode Pipelining pada FPGA
Raden Rara HERLINA KUSUMANINGRUM, Prof. Dr. Ir. Jazi Eko Istiyanto, M.Sc., IPU., ASEAN Eng; Oskar Natan, S.ST., M. Tr. T., Ph.D.
2024 | Skripsi | ELEKTRONIKA DAN INSTRUMENTASI
Perangkat dengan sumber daya terbatas, seperti Internet of Things (IoT) dan sistem embedded, membutuhkan mekanisme keamanan yang efisien dan andal. Arbiter Physical Unclonable Function (APUF) merupakan salah satu solusi yang sering digunakan untuk menghasilkan kunci keamanan berbasis perangkat keras. Namun, kendala utama pada APUF terletak pada kecepatan pemrosesan dari tantangan hingga respons, serta optimasi penggunaan sumber daya. Penelitian ini bertujuan untuk meningkatkan pemrosesan APUF dengan menerapkan metode pipelining pada Field Programmable Gate Array (FPGA) serta memaksimalkan penggunaan sumber daya FPGA.
Hasil penelitian menunjukkan bahwa penerapan pipelining mampu meningkatkan kecepatan pemrosesan sistem secara signifikan, terutama pada aspek-aspek timing seperti propagation delay, setup time, dan hold time di frekuensi 50 MHz, 100 MHz, dan 200 MHz. Pada frekuensi 200 MHz, propagation delay menurun sebesar 27,94%, setup time sebesar 19,58%, dan hold time sebesar 33,33%. Meskipun penggunaan sumber daya pada Lookup Table (LUT) meningkat sebesar 6,7% akibat penambahan register di setiap tahap pipelining, tidak terdapat perubahan signifikan pada konsumsi daya total dengan rata-rata perubahan sebesar 0%. Dengan demikian, metode pipelining terbukti efektif meningkatkan performa APUF tanpa mengorbankan efisiensi daya secara keseluruhan.
Kata Kunci : Arbiter PUF, Pipelining, FPGA