Perancangan ADC Sigma-Delta Orde-3 Feedforward 3-Bit pada Teknologi GPDK 45 nm untuk Aplikasi Wearable Biomedis Berdaya Rendah

Raihan Fauzy Ferdyansyah, Ir. Prapto Nugroho, S.T., M.Eng., D.Eng., IPM.; Ir. Agus Bejo, S.T., M.Eng., D.Eng., IPM.

2026 | Skripsi | S1 TEKNIK BIOMEDIS

Perangkat wearable untuk pemantauan sinyal biomedis seperti elektrokardiogram (ECG) dan elektroensefalogram (EEG) memerlukan analog-to-digital converter (ADC) dengan resolusi tinggi (?12 bit ENOB) dan konsumsi daya sangat rendah. Arsitektur ADC sigma-delta (??) sesuai untuk kebutuhan ini karena menukar kecepatan sampling dengan resolusi melalui mekanisme oversampling dan noise shaping.

Skripsi ini merancang ADC ?? orde-3 feedforward 3-bit pada teknologi GPDK 45 nm CMOS dengan VDD = 1,0 V sebagai adaptasi dari arsitektur yang sebelumnya diimplementasikan pada teknologi CMOS 180 nm. Empat modifikasi utama dilakukan, yaitu penggantian OTA dari telescopic cascode ke folded cascode fully differential dengan PMOS input pair, penyesuaian sizing transistor menggunakan parameter yang diekstrak langsung dari PDK GPDK 45 nm, penggantian transmission gate dengan bootstrapped switch Dessouky-Kaiser untuk mengatasi keterbatasan sakelar pada VDD rendah, serta penggantian SC-CMFB dengan CT-CMFB resistif. Perancangan enam blok analog dilakukan melalui hand calculation dan diverifikasi menggunakan simulasi DC Spectre pada Cadence Virtuoso.

Simulasi behavioral menggunakan Delta-Sigma Toolbox Schreier menghasilkan peak SNDR sebesar 83,5 dB pada OSR efektif 64, melampaui target 80 dB, yang setara dengan sekitar 13,6 bit ENOB pada tingkat behavioral (bitstream modulator sebelum desimasi). Simulasi transien closed-loop pada Cadence Spectre memperlihatkan loop orde-3 berfungsi menjejaki sinyal masukan dengan quantizer bermodulasi. Konsumsi daya estimasi hand calculation sebesar 21,1 µW (termasuk CT-CMFB), sedangkan simulasi transien menghasilkan daya rata-rata sekitar 40 µW. Kedua hasil tersebut memenuhi target kurang dari 50 µW, dengan FoM Walden proyeksi sebesar 97,7 fJ/conv-step. FoM ini disebut proyeksi karena menggabungkan daya transistor-level dengan ENOB dari model behavioral terkalibrasi, sementara SNDR transistor-level melalui FFT bitstream ditetapkan sebagai pekerjaan lanjutan.

Wearable devices for biomedical signal monitoring such as electrocardiogram (ECG) and electroencephalogram (EEG) require analog-to-digital converters (ADCs) with high resolution (?12-bit ENOB) and ultra-low power consumption. The sigma-delta (??) ADC architecture is well suited for this application because it trades sampling speed for resolution through oversampling and noise shaping.

This thesis presents the design of a third-order feedforward 3-bit ?? ADC in GPDK 45 nm CMOS technology with VDD = 1.0 V, adapted from an architecture previously implemented in 180 nm CMOS technology. Four major modifications were introduced: replacing the telescopic cascode OTA with a fully differential folded cascode OTA employing a PMOS input pair, resizing transistors using parameters extracted directly from the GPDK 45 nm PDK, replacing conventional transmission gates with Dessouky-Kaiser bootstrapped switches to address switch limitations under low supply voltage, and replacing SC-CMFB with a resistive CT-CMFB. Six analog building blocks were designed through analytical calculations and verified using DC Spectre simulations in Cadence Virtuoso.

Behavioral simulation using the Schreier Delta-Sigma Toolbox achieved a peak SNDR of 83.5 dB at an effective OSR of 64, exceeding the 80 dB target and corresponding to approximately 13.6-bit ENOB at the behavioral level (modulator bitstream prior to decimation). Closed-loop transient simulations in Cadence Spectre demonstrated proper third-order loop operation, with the quantizer tracking the input signal as intended. The analytically estimated power consumption was 21.1 ?W (including CT-CMFB), while transient simulation produced an average power consumption of approximately 40 ?W. Both results satisfy the target of less than 50 ?W. A projected Walden figure of merit (FoM) of 97.7 fJ/conv-step was obtained. This FoM is considered a projection because it combines transistor-level power consumption with ENOB derived from a calibrated behavioral model, whereas transistor-level SNDR extraction through bitstream FFT analysis remains future work.

Kata Kunci : sigma-delta ADC, GPDK 45 nm, folded cascode, bootstrapped switch, low power, daya rendah