Implementasi Tapis Adaptif Menggunakan Algoritme Lms Dengan Bantuan Vedic Multiplier Dan Manchester Adder Pada Fpga

RIFDA HAKIMA SARI, Prof. Dr. Ir. Jazi Eko Istiyanto, M.Sc., IPU., ASEAN Eng.;Muhammad Auzan, S.Si., M.Cs.

2022 | Skripsi | S1 ELEKTRONIKA DAN INSTRUMENTASI

INTISARI Algoritme Least Mean Square (LMS) digunakan dalam tapis adaptif untuk menemukan koefisien-koefisien tapis yang berkaitan dengan hasil rerata kuadrat terkecil (LMS) dari sinyal ralat e(n). Tapis adaptif adalah sebuah alat komputasi yang mampu memodelkan hubungan antara dua sinyal secara real-time dan secara iterasi atau berulang-ulang. Penelitian ini menggunakan Algoritme Least Mean Square (LMS) untuk menapis derau yang terdapat dalam suatu sinyal suara dan diimplementasikan pada perangkat keras FPGA. Rancangan terdiri dari modul antarmuka, modul control unit, dan modul data_path. Pengujian pada penelitian ini meliputi simulasi dan implementasi sistem secara keseluruhan dengan 8 jumlah bit atau lebar data. Implementasi dirancang menggunakan VHDL dan perangkat lunak Vivado 2019.2. Penelitian ini menggunakan perangkat keras FPGA Xilinx Artix 7 Nexys 4 seri XC7A100T-ICSG324. Pengujian dan implementasi menunjukkan penggunaan sumber daya perangkat keras berupa LUT, FF, dan I/O yang berjumlah 501 LUT, 66 FF, dan 46 I/O. Kata kunci : Algoritme Least Mean Square, FPGA, Vedic multiplier, dan Manchester adder

ABSTRACT Least Mean Square (LMS) algorithm used adaptive filter to find the filter coefficients associated with the least squared mean (LMS) of the error signal e(n). Adaptive filter is a computational 'tool' capable of modeling the relationship between two signals in real-time and iteratively or repeatedly. This study uses the Least Mean Square (LMS) Algorithm to filter out the noise contained in a voice signal and is implemented on the FPGA hardware. Consists of interface module, control unit module, and data_path module. Tests in this study include simulation and implementation of the system as a whole with 8 bits or data width. The implementation is designed using VHDL and Vivado 2019.2 software. This research uses Xilinx Artix 7 Nexys 4 series FPGA hardware XC7A100T-ICSG324. Testing and implementation demonstrates the use of hardware resources in the form of LUTs, FFs, and I/Os that open 501 LUTs, 66 FFs, and 46 I/Os. Keywords: Least Mean Square Algorithm, FPGA, Vedic multiplier, and Manchester adder

Kata Kunci : Algoritme Least Mean Square, FPGA, Vedic multiplier, dan Manchester adder