PERANCANGAN PHASE-LOCKED LOOP PADA PITA MEDICAL IMPLANT COMMUNICATION SERVICE UNTUK IMPLANTABLE SENSOR

Ariq Fadhilah Jeha, Dzuhri Radityo Utomo, S.T., M.Sc., Ph.D. ; Ir. Sigit Basuki Wibowo, S.T., M.Eng., Ph.D., IPM.

2026 | Skripsi | S1 TEKNIK BIOMEDIS

Phase-Locked Loop (PLL) merupakan salah satu rangkaian penting dalam sistem komunikasi nirkabel yang digunakan untuk menghasilkan sinyal clock dengan frekuensi stabil. Pada aplikasi pita Medical Implant Communication Service (MICS), diperlukan pembangkit frekuensi dengan konsumsi daya rendah serta mampu menghasilkan frekuensi operasi pada rentang 402–405 MHz. Penelitian ini membahas perancangan dan implementasi sistem Integer-N PLL menggunakan teknologi CMOS GPDK045. Sistem PLL yang dirancang terdiri atas blok Phase Frequency Detector (PFD), charge pump, loop filter, Voltage-Controlled Oscillator (VCO), dan frequency divider. VCO dirancang menggunakan arsitektur current-starved ring oscillator lima tahap, sedangkan frequency divider diimplementasikan sebagai programmable clock divider dengan nilai pembagi 402 hingga 405. Seluruh blok rangkaian kemudian diimplementasikan dalam bentuk layout dan dilakukan verifikasi melalui proses Design Rule Check (DRC), Layout Versus Schematic (LVS), serta ekstraksi parasitik untuk memperoleh hasil simulasi pasca-layout. Hasil simulasi pasca-layout menunjukkan bahwa sistem PLL mampu menghasilkan frekuensi keluaran pada rentang 402–405 MHz dengan frekuensi terukur sebesar 402,027 MHz, 403,013 MHz, 404,027 MHz, dan 405,012 MHz. Konsumsi daya sistem berada pada rentang 214,85 µW hingga 230,2 µW. Selain itu, hasil evaluasi reference spur menunjukkan nilai pada rentang ?34,938 dBc hingga ?27,84 dBc. Berdasarkan hasil tersebut, sistem PLL yang dirancang dapat digunakan sebagai dasar pengembangan pembangkit frekuensi berdaya rendah untuk aplikasi komunikasi nirkabel pada pita MICS.

A Phase-Locked Loop (PLL) is an important circuit in wireless communication systems used to generate a stable frequency signal. In Medical Implant Communication Service (MICS) applications, a low-power frequency generator operating within the 402–405 MHz frequency band is required. This research presents the design and implementation of an Integer-N PLL using the CMOS GPDK045 technology. The designed PLL consists of a Phase Frequency Detector (PFD), charge pump, loop filter, Voltage-Controlled Oscillator (VCO), and frequency divider. The VCO is designed using a five-stage current-starved ring oscillator architecture, while the frequency divider is implemented as a programmable clock divider with division values from 402 to 405. The complete PLL system is implemented in layout and verified through Design Rule Check (DRC), Layout Versus Schematic (LVS), and parasitic extraction to perform post-layout simulations. The post-layout simulation results show that the PLL generates output frequencies within the 402–405 MHz range, with measured frequencies of 402.027 MHz, 403.013 MHz, 404.027 MHz, and 405.012 MHz. The total power consumption ranges from 214.85 µW to 230.2 µW. Furthermore, the reference spur evaluation shows values ranging from -34.938 dBc to -27.84 dBc. These results demonstrate that the designed PLL can serve as a foundation for developing low-power frequency generation systems for MICS wireless communication applications.

Kata Kunci : Integer-N PLL, Voltage-Controlled Oscillator, current-starved ring oscillator, charge pump, CMOS GPDK045.