PURWARUPA PERANGKAT KERAS UNTUK EKSEKUSI ALGORTIMA KRIPTOGRAFI AES (ADVANCED ENCRYPTION STANDARD) BERBASIS FPGA (FIELD PROGRAMMABLE GATE ARRAY)

NIA GELLA AUGOESTIEN, Dr. Agfianto Eko Putra, M.Si.

2015 | Tesis | S2 Ilmu Komputer

Algoritma kriptografi AES merupakan algoritma yang sering digunakan dalam menjaga kerahasiaan data. Kerahasiaan data merupakan parameter utama pengamanan data di berbagai sistem. Keamanan data dapat dicapai dengan mengkolaborasikan algoritma AES dengan algoritma kriptosistem lainnya. Oleh karena itu, perangkat keras pengeksekusi algoritma AES dengan sumber daya terbatas menjadi sangat penting. Penelitian ini mengusulkan rancang bangun purwarupa perangkat keras untuk eksekusi algorima AES yang mengutamakan pemakaian sumber daya optimal menggunakan FPGA tanpa mengorbankan kecepatan eksekusi. Pengoptimalan sumber daya ditempuh dengan merancang perangkat keras untuk enkripsi dengan dekripsi yang saling berbagi sumber daya, menggunakan arsitektur iteratif pada level putaran, arsitektur pipeline pada level transformasi, dan lebar data 32 bit. Purwarupa perangkat keras pada penelitian ini menggunakan FPGA Xilinx Spartan®-6 Seri (XC6LX16-CS324). Hasil pemodelan telah berhasil melakukan proses enkripsi dan dekripsi. Efisiensi perangkat keras yang dicapai adalah 1,94Mbps/Slice, sedangkan lewatan yang diperoleh adalah 308,96Mbps. Dengan pemakaian sumber daya hanya 6% dari yang tersedia pada FPGA. Kata kunci : Algoritma AES, FPGA, resource sharing, iteratif, pipeline

AES cryptography algorithm is a tool which often used to protect confidentiality of data. In various system, confidentiality of data is principle parameter of data security. Data security could be achieved by collaboration between the AES algorithm with another cryptosystem tools. Therefore, limited resource hardware to execute AES algorithm becomes very important. In this research, we proposed a hardware prototype for executing the AES algorithm based on FPGA. The optimum use resources is the main priority in this design. Hence, to achive that, we colud do such as; using resource sharing between hardware for encryption and decryption, iteratif architecture in round level, pipeline architecture on transformation level and data width 32-bit. Prototype hardware which used in this research is FPGA Xilinx Spartan®-6 (XC6LX16-CS324). In this hardware prototype, the encryption and decryption have been succesfully done. This prototype has following performance such as 1,94Mbps/Slice of hardware efficiency and 308,96Mbps of throughput with only using 6% resource that available on this FPGA. Key word : AES Algorithm, FPGA, resource sharing, iterative, pipeline

Kata Kunci : Algoritma AES, FPGA, resource sharing, iteratif, pipeline; AES Algorithm, FPGA, resource sharing, iterative, pipeline