PEMBALIK KOMPLEKS 8-BIT BERBASIS PENGALI DAN PEMBAGI SEKUENSIAL MENGGUNAKAN FPGA XILINX SPARTAN 3E UNTUK PENYAMAAN KANAL OFDM

NICOLAS ARYA K, Ir. Budi Setiyanto, M.T.,

2014 | Skripsi | TEKNIK ELEKTRO

Sistem penerima OFDM membutuhkan penyama kanal untuk memperoleh isyarat terima yang mirip dengan isyarat kirim. Penyama kanal bekerja dengan cara mengalikan isyarat terima dengan suatu faktor pembobot yang menghasilkan isyarat mirip isyarat kirim. Faktor pembobot adalah kebalikan (resiprokal) keluaran estimator dan interpolator OFDM, yang menjadi faktor pengali pada penyama kanal. Dalam penelitian ini dirancang pembalik kompleks (blok resiprokal) untuk mengolah keluaran estimator dan interpolator, sehingga menghasilkan faktor pembobot pada penyama kanal OFDM. Terdapat dua jenis pembalik kompleks yang dirancang, yakni pembalik kompleks tanpa penyekala internal (sistem A) dan pembalik kompleks dengan penyekala internal (sistem B). Rangkaian pembalik kompleks yang dirancang merupakan rangkaian empat subkanal, dengan komponen penguadrat dan pembagi yang bekerja secara sekuensial. Perancangan pembalik kompleks menggunakan VHDL (Very high speed integrated circuit Hardware Description Language), dengan perangkat lunak Xilinx ISE 12i. Hasil perancangan dan simulasi menunjukkan bahwa sistem A membutuhkan sumber daya pada FPGA berupa slice sebanyak 2.279 buah dan tunda selama 609,876 ns. Sedangkan sistem B membutuhkan sumber daya FPGA berupa slice sebanyak 1.136 buah dan tunda selama 262,06 ns.

OFDM receiver needs a channel equalizer (CE) to gain similarity between received signals and transmitted signals. CE multiplies received signal with a weighting factor which results a signal similar with transmitted signal. Weighting factor is reciprocal of the channel estimator output, which become the multiplier factor in CE. This research offered a reciprocal circuit to process the output from estimator and interpolator blocks yield OFDM CE weighting factor. There are two reciprocal circuit designs in this research. They are reciprocal without internal bit scaling (system A), and reciprocal with internal bit scaling (system B). Reciprocal circuits in this research is four sub-channels circuit, with sequential multiplier and sequential divider. The circuits are designed with VHDL (Very high speed integrated circuit Hardware Description Language) and Xilinx ISE 12i sofware. Design result and simulation show that system A needs 2,279 slices of FPGA resource and 609.876 ns delay. In the other hand, system B needs 1,136 slices of FPGA resource and 262.06 ns delay.

Kata Kunci : OFDM, Pembalik kompleks