Implementasi kode konvolusi (2,1,6) pada DVB-T menggunakan FPGA

RINALDI, Reza Satria, Prof. Dr. Ir. Thomas Sri Widodo, DEA

2010 | Tesis | S2 Teknik Elektro

Sistem DVB-T (Digital Video Broadcasting-Terrestrial) telah diputuskan oleh Pemerintah Republik Indonesia sebagai standar penyiaran digital terestrial untuk televisi (TV) tidak bergerak di Indonesia dalam Peraturan Menteri Komunikasi dan Informatika Nomor : 07/P/M.KOMINFO/3/2007. Sistem komunikasi digital memerlukan pengkodean koreksi galat kirim (Forward Error Correction (FEC) Coding) agar sistem komunikasi berjalan dengan akurat. FEC pada standar DVB-T menggunakan kode konvolusi (convolutional code) sebagai inner coder dan Reed Solomon sebagai outer coder. Dalam penelitian ini kode konvolusi (2,1,6) pada DVB-T diimplementasikan secara perangkat keras (hardware) menggunakan FPGA Xilinx Spartan-3E. Pemodelan perangkat keras kode konvolusi (2,1,6) dilakukan dengan perangkat lunak (software) Xilinx ISE 10.1 menggunakan bahasa VHDL (Very high speed integrated circuits Hardware Description Language). Pendekodean konvolusi menggunakan algoritma viterbi dengan metode hard decision dalam perhitungan metrik cabang. Kode konvolusi (2,1,6) yang diimplementasikan membutuhkan 238 CLB atau 20 % dari CLB yang tersedia pada FPGA Xilinx Spartan-3E, dengan kecepatan maksimum clock yang dapat dicapai adalah 56,654 MHz atau laju data 56,654 Mbit/s dan mampu melakukan koreksi hingga 6 bit galat. Kode konvolusi (2,1,6) hasil implementasi ini kompatibel dengan standar DVB-T.

DVB-T (Digital Video Broadcasting-Terrestrial) system had been decided by the government of the Republic of Indonesia as digital terrestrial broadcasting standard for fixed television of minister of communication and informatics regulation number : 07/P/M.KOMINFO/3/2007. Digital communication system require forward error correction (FEC) coding in order that cumunication system work accurately. FEC in DVB-T is uses convolutional code as inner coder and Reed Solomon as outer coder. In this research convolutional code (2,1,6) in DVB-T was implemented in a hardware manner using Xilinx Spartan-3E FPGA. Hardware modeling of convolutional code (2,1,6) made at Xilinx ISE 10.1 software using VHDL (Very high speed integrated circuits Hardware Description Language) language. Convolutional decoding used viterbi algorithm with hard decision method to branch metric calculation. Covolutional code (2,1,6) which was implemented need 238 CLB or 20 % of the available CLB in Xilinx Spartan-3E FPGA, with achieved maximum speed clock was 56,654 MHz or 56,654 Mbit/s and abble to correction until 6 bit errors. This convolutional code (2,1,6) of implementation result was compatible with DVB-T standard.

Kata Kunci : Kode konvolusi,DVB,T,VHDL,FPGA, Convolutional Code, DVB-T, VHDL, FPGA