Desain Arsitektur Register Transfer-Level (RTL) Peningkatan Citra Real-Time Berbasis Field-Programmable Gate Array (FPGA) Cyclone IV

Maulidan Imtinan Ahmada, Isnan Nur Rifa'i, S.Si., M.Eng., Ph.D

2026 | Tugas Akhir | D4 Teknologi Rekayasa Instrumentasi dan Kontrol

Perkembangan visi komputer pada perangkat tepi (edge devices) menuntut peningkatan kualitas citra secara real-time dengan konsumsi daya dan sumber daya komputasi minimal. Penelitian ini mengimplementasikan arsitektur Register Transfer Level (RTL) pada FPGA Intel Altera Cyclone IV EP4CE6F17C8 menggunakan Verilog HDL untuk mengatasi inefisiensi platform berbasis CPU/GPU.

Masukan citra digital diperoleh dari sensor CMOS OV7670 (format RGB565, resolusi VGA, 30 fps) dan ditampilkan langsung melalui antarmuka VGA. Guna meminimalkan latensi, seluruh operasi aritmetika menggunakan representasi integer dan bit-shifting tanpa unit floating-point atau pembagi perangkat keras. Sebagai fitur pemantauan, modul UART mentransmisikan paket statistik citra per-bingkai menuju laptop pada kecepatan 115.200 bps dengan verifikasi checksum XOR.

Hasil implementasi menunjukkan bahwa sistem mampu beroperasi sesuai batasan pewaktuan VGA tanpa pelanggaran timing, dengan penggunaan Logic Elements yang efisien. Modul UART berhasil mengirimkan paket statistik dalam waktu sekitar 0.52 ms, jauh di bawah periode bingkai video 33,3 ms. Sistem ini membuktikan bahwa arsitektur RTL pada FPGA entry-level mampu mengeksekusi pipeline pemrosesan citra multi-tahap secara real-time, menjadikannya solusi ideal untuk perangkat tertanam berdaya rendah.

The development of computer vision on edge devices demands real-time image quality enhancement with minimal power consumption and computational resources. This study implements a Register Transfer Level (RTL) architecture on the Intel Altera Cyclone IV EP4CE6F17C8 FPGA using Verilog HDL to overcome the inefficiencies of conventional CPU/GPU-based platforms.

The digital image input is obtained from an OV7670 CMOS sensor (RGB565 format, VGA resolution, 30 fps) and displayed directly through a VGA interface. To minimize latency, all arithmetic operations are implemented using integer representation and bit-shifting, avoiding the use of floating-point units or hardware dividers. As a monitoring feature, an RTL-based UART module transmits frame-based image statistics packets to a laptop at a baud rate of 115,200 bps using a XOR checksum verification.

Implementation results demonstrate that the pipeline operates within VGA timing constraints without timing violations, utilizing Logic Elements efficiently. The UART module successfully transmits the statistical packets within approximately 0.52 ms—well below the 33.3 ms video frame period—thus avoiding any disruption to the processing flow. This system proves that an RTL architecture on an entry-level FPGA is capable of executing a multi-stage image processing pipeline efficiently in real-time, making it an ideal solution for low-power embedded devices.

Kata Kunci : Arsitektur RTL, FPGA Cyclone IV, Peningkatan Citra, Verilog HDL, Perangkat Tepi