RANCANG BANGUN RANGKAIAN LOGIC LOCKING DINAMIS PADA FPGA SERTA ANALISIS KETAHANANNYA TERHADAP SERANGAN

Aldo Indra WInata Koestiwa, Nia Gella Augoestien, S.Si., M.Cs.

2026 | Skripsi | ELEKTRONIKA DAN INSTRUMENTASI

Perkembangan IP (Intellectual Property) semikonduktor yang semakin pesat membuat tiap tahap pada alur desain pembuatannya dilakukan secara outsourcing. Hal ini membuka celah bagi vendor dalam rantai pasok produksi IC untuk melakukan pembajakan. Logic locking merupakan salah satu metode perlindungan IP yang praktis dan efektif dalam mencegah reverse engineering. Permasalahan utama logic locking konvensional adalah kerentanannya terhadap serangan yang disebabkan oleh kompleksitas ruang pencarian DIP yang rendah dan koruptabilitasnya yang jauh dari nilai ideal. Penelitian ini bertujuan untuk merancang skema DyLock (Dynamic Logic Locking) yang dapat menghasilkan kunci dinamis dengan cara mengintegrasikan dynamic key sequence dan synchronous counter untuk mengatasi kerentanan pada logic locking. 

Hasil uji fungsionalitas menunjukkan bahwa DyLock berhasil mempertahankan fungsionalitas asli rangkaian dengan kunci yang benar dan mengaburkan output jika kunci yang diberikan salah. Hasil uji kinerja menunjukkan bahwa overhead yang dihasilkan tidak memengaruhi ketahanan terhadap serangan, namun perlu diperhatikan karakteristik yang dihasilkan berupa: kenaikan area overhead bergantung pada kompleksitas rangkaian, delay overhead dipengaruhi oleh peletakan key-gates DyLock pada jalur kritis, dan power consumption cenderung menurun dengan rata-rata sebesar -24,51%. Hasil analisis ketahanan berbasis literatur menunjukkan bahwa DyLock mampu meningkatkan kompleksitas ruang pencarian DIP. Hasil analisis ketahanan menggunakan metrik logic locking menunjukkan bahwa DyLock menghasilkan tingkat koruptabilitas output yang mendekati nilai ideal, sehingga mampu mengatasi kerentanan pada logic locking.

The rapid development of semiconductor IP (Intellectual Property) has led to the outsourcing of various stages in the IC design and manufacturing workflow. Consequently, this introduces vulnerabilities within the IC production supply chain, allowing untrusted vendors to commit IP piracy. Logic locking emerges as a practical and effective hardware security method to prevent reverse engineering. However, the primary drawback of conventional logic locking is its vulnerability to attacks, characterized by a low search space complexity for DIPs (Distinguishing Input Patterns) and output corruptibility that falls short of ideal metrics. This study aims to design a Dynamic Logic Locking (DyLock) scheme capable of generating dynamic keys by integrating a dynamic key sequence and a synchronous counter to mitigate these vulnerabilities.

The functional verification results demonstrate that DyLock successfully preserves the original functionality of the circuit under correct key assertions, while effectively obscuring the outputs when incorrect keys are applied. Furthermore, performance evaluation indicates that the resulting overhead does not degrade the circuit’s security robustness. However, several physical characteristics must be taken into consideration: the expansion of area overhead depends heavily on the complexity of the baseline circuit, the delay overhead is highly sensitive to the placement of DyLock key-gates along the critical path, and the power consumption exhibits a downward trend with an average reduction of -24.51%. Literature-based security analysis confirms that DyLock significantly enhances the search space complexity of DIPs. Finally, security evaluation using standard hardware protection metrics shows that DyLock achieves a near-ideal output corruptibility rate, thereby effectively resolving the inherent vulnerabilities of conventional logic locking.

Kata Kunci : Hardware Security, Logic Locking, FPGA, DyLock, ISCAS-85