Sistem enkoder-dekoder sandi Reed-Salomon (15,9) untuk Burst-Error Correcting Code berbasis FPGA XC4010XL

SETIYANI, Theresia Prima Ari, Ir. Bambang Sutopo, M.Phil

2001 | Tesis | S2 Teknik Elektro

Reed-Solomon (W) error correction codes are being widely used in modern communication systems such as computer networks, satellite communication links or magnetic and optic storage system. RS code is non-binary code and based on arithmetic overJinite or Galois Field (GF). The speciJcJield GF(28) is of central importance'for many practical systems. RS code was implemented using software. However in order to increase the data rate it was decided to attempt to implement the codec in hardware. It was decided to implement the codec based on FPGA because of their relative low cost, their ability to be reprogrammed and their high-speed operation. This paper would design the system encoder-decoder W(15,9) code over GF(29 based on FPGA (Field Programmable Gate Array) because of limited number of CLB (Configurable Logic Block) in FPGA XC4010xL were used System encoderdecoder RS(15,9) is capable to correct 3 error symbols @om 15-code length in symbols. Using a design entry based on a schematic diagram, system encoderdecoder W(15,9) is built in 2 blocks : encoder and decoder. Decoder is built in 6 bloc&. Those blocks are the register bufler, the calculation of the syndromes, the calculation of error location numbers that used Berlekamp-Massey algorithm and Chien's search, the error patterns, the error correcting and the error maker that take between encoder and decoder. Each block is built and simulated by Xilinx. Finally, encoder is implemented in a FPGA series XC401OXL and decoder is implemented in two FPGA series XC401OXL because this needed large CLB The results show that simulation and implementation system is capable to correct up to 3 symbols burst error in any location. Implementation encoder needed 30 CLBs, 549 Gates, access time is 16 clockr to encode RS(15,9) code. Implementation decoder needed 724 CLBs, 9.669 Gates, access time is 45 clocks to decode RS(15,9) code. The FPGA system bit rate is faster than the microprocessor system bit rate.

Sandi Reed-Solomon (RS) untuk koreksi galat telah digunakan secara luas pada sistem komunikasi modern seperti jaringan komputer, jalur komunikasi satelit serta sistem penyimpan magnetis dan optis. Sandi RS merupakan sandi tak biner yang menggunakan simbol dari Galois Field (GF). Sandi RS dari GF(2') saat ini banyak digunakan pada sistem komunikasi berbasis 8 bit. Sandi RS telah diimplementasikan menggunakan perangkat lunak. Untuk mempercepat laju bit sandi RS &an diimplementasikan menggunakan perangkat keras yaitu berbasis FPGA (Field Programmable Gate Array) karena biayanya relatif murah, mudah diprogram kembali dan mempunyai kecepatan internal yang tinggi. Tetapi karena keterbatasan jumlah CLB (Confgurable Logic Block) dari FPGA yan dimiliki maka akan dirancang sistem enkoder-dekoder sandi RS(15,9) dari GF(2 ). Sistem ini mampu mengoreksi sampai 3 simbol galat dari keseluruhan sandi yang tersusun atas 15 simbol. Sistem enkoder-dekoder sandi RS( 15,9) akan dirancang menggunakan diagram schematic dalam 2 blok rangkaian : enkoder dan dekoder. Dekoder terdiri atas 6 blok yaitu register penyangga, penghitung sindrom, penghitung lokasi galat (menggunakan algoritma Berlekamp-Massey dan metode pencarian Chien), penghitung pola galat, koreksi galat dan pembuat galat yang diletakkan antara enkoder dan dekoder. Masing-masing blok dirancang dan disimulasikan menggunakan perangkat lunak Xilinx. Akhirnya enkoder diimplementasikan ke dalam sebuah FPGA sen XC4010XL dan dekoder diimplementasikan ke dalam 2 FPGA seri XC401 OXL. Hasil penelitian memperlihatkan bahwa simulasi dan implementasi sistem mampu mengoreksi sampai 3 galat yang bersifat hamburan di semua kemungkinan lokasi galat. Implementasi enkoder membutuhkan 30 CLB, 549 gerbang dan waktu akses 16 clock untuk mengenkode sandi RS(15,9). Implementasi dekoder membutuhkan 724 CLB, 9.669 gerbang dan waktu akses 45 dock untuk mendekode sandi RS(15,9). Laju bit hasil implementasi sistem dengan FPGA lebih cepat dibandingkan laju bit hasil implementasi sistem dengan perangkat lunak menggunakan bahasa pemrograman Pascal.

Kata Kunci : Jaringan Komputer,Sandi RS,Sistem EnKoder dan Dekoder